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第1篇：數(shù)字電路設(shè)計方案范文

1.1實驗系統(tǒng)的內(nèi)容

該電子設(shè)計自動化實驗系統(tǒng)，不僅要能夠?qū)崿F(xiàn)基本數(shù)字電路功能，而且還要能夠?qū)崿F(xiàn)部分中規(guī)模和大規(guī)模的數(shù)字電路功能。具體設(shè)計內(nèi)容包括以下這些：（1）數(shù)字時鐘的設(shè)計。（2）LED16×16點陣控制器的設(shè)計。（3）數(shù)字頻率計的設(shè)計。（4）實現(xiàn)搶答器數(shù)字系統(tǒng)。（5）實現(xiàn)電子密碼鎖數(shù)字系統(tǒng)。（6）實現(xiàn)三色交通指揮燈控制器的數(shù)字系統(tǒng)。（7）實現(xiàn)簡易電子琴的數(shù)字系統(tǒng)。（8）實現(xiàn)三層電梯控制器的數(shù)字系統(tǒng)。

1.2實驗系統(tǒng)的設(shè)計方案

該電子設(shè)計自動化實驗開發(fā)系統(tǒng)是基于FPGA/CPLD器件,主要包括四部分，即信號發(fā)生模塊、輸出信息的顯示模塊、擴展模塊、FPGA/CPLD芯片通用適配座及芯片編程下載電路。該實驗系統(tǒng)設(shè)計，采用了通用適配板與系統(tǒng)功能板分離的結(jié)構(gòu)方式。通用適配板具有完整的下載電路,既可插在系統(tǒng)功能底板上使用,也可單獨工作。

1.3實驗系統(tǒng)的電路設(shè)計

根據(jù)電路功能，將其劃分為兩部分，即通用適配板電路和系統(tǒng)功能板電路。這兩部分通過芯片適配接口進行連接。1.3.1系統(tǒng)功能板電路設(shè)計系統(tǒng)功能板電路設(shè)計如圖1，下面是各個模塊的介紹：（1）7段數(shù)碼管模塊,用于實現(xiàn)各種數(shù)字顯示，例如計數(shù)器計數(shù)結(jié)果的顯示、頻率計的頻率顯示、數(shù)字鐘表的時問顯示及搶答器的倒計時顯示等。（2）紅綠燈電路模塊,用于紅綠燈的電路實驗。（3）LED指示電路模塊,用來顯示組合邏輯電路實驗的輸出電平的高低。（4）點陣模塊,用來顯示點陣輸出。（5）時鐘電路,提供時序邏輯電路的CLK。（6）狀態(tài)機電路,由FPGA相應(yīng)的I/O口和狀態(tài)指示電路組成，用于序列信號發(fā)生器、告警器等的設(shè)計。（7）蜂鳴器模塊。一部分是音樂片電路,當(dāng)有人搶答時該電路可以放一小段音樂來告知有人搶答；第二部分是電子琴電路,由FPGA送出一定的樂譜頻率，在揚聲器上發(fā)出相應(yīng)的譜音。音樂片和電子琴電路通過一個DIP2的撥動開關(guān)來選擇。（8）鍵盤電路模塊，該模塊用于選擇電子琴的數(shù)字系統(tǒng)實驗、搶答器數(shù)字系統(tǒng)實驗、電子密碼鎖數(shù)字系統(tǒng)實驗等實驗項目。（9）DIP開關(guān)電路,提供輸入端的高、低電平。（10）液晶顯示電路。2.3.2通用適配板的電路設(shè)計通用適配板由CPLD芯片、下載電路、擴展接口電路等部分組成。通用適配板結(jié)構(gòu)框圖見圖2。

2結(jié)束語

第2篇：數(shù)字電路設(shè)計方案范文

關(guān)鍵詞：可進化硬件遺傳算法電子電路設(shè)計現(xiàn)場可編程門陣列

在人類的科學(xué)研究中，有不少研究成果得益于大自然的啟發(fā)，例如仿生學(xué)技術(shù)。隨著計算機技術(shù)和電子技術(shù)的發(fā)展，許多的科學(xué)研究越來越與生物學(xué)緊密相聯(lián)。在人工智能方面，已經(jīng)實現(xiàn)了能用計算機和電子設(shè)備模仿人類生物體的看、聽、和思維等能力；另一方面，受進化論的啟發(fā)，科學(xué)家們提出了基于生物學(xué)的電子電路設(shè)計技術(shù)，將進化理論的方法應(yīng)用于電子電路的設(shè)計中，使得新的電子電路能像生物一樣具有對環(huán)境變化的適應(yīng)、免疫、自我進化及自我復(fù)制等特性,用來實現(xiàn)高適應(yīng)、高可靠的電子系統(tǒng)。這類電子電路常稱為可進化硬件(EHW,EvolvableHardWare)。本文主要介紹可進化硬件EHW的機理及其相關(guān)技術(shù)并根據(jù)這種機理對高可靠性電子電路的設(shè)計進行討論。

1EHW的機理及相關(guān)技術(shù)

計算機系統(tǒng)所要求解決的問題日趨復(fù)雜，與此同時，計算機系統(tǒng)本身的結(jié)構(gòu)也越來越復(fù)雜。而復(fù)雜性的提高就意味著可靠性的降低，實踐經(jīng)驗表明，要想使如此復(fù)雜的實時系統(tǒng)實現(xiàn)零出錯率幾乎是不可能的，因此人們寄希望于系統(tǒng)的容錯性能：即系統(tǒng)在出現(xiàn)錯誤的情況下的適應(yīng)能力。對于如何同時實現(xiàn)系統(tǒng)的復(fù)雜性和可靠性，大自然給了我們近乎完美的藍本。人體是迄今為止我們所知道的最復(fù)雜的生物系統(tǒng)，通過千萬年基因進化，使得人體可以在某些細(xì)胞發(fā)生病變的情況下，不斷地進行自我診斷，并最終自愈。因此借用這一機理，科學(xué)家們研究出可進化硬件（EHW,EvolvableHardWare），理想的可進化硬件不但同樣具有自我診斷能力，能夠通過自我重構(gòu)消除錯誤，而且可以在設(shè)計要求或系統(tǒng)工作環(huán)境發(fā)生變化的情況下，通過自我重構(gòu)來使電路適應(yīng)這種變化而繼續(xù)正常工作。嚴(yán)格地說，EHW具有兩個方面的目的，一方面是把進化算法應(yīng)用于電子電路的設(shè)計中；另一方面是硬件具有通過動態(tài)地、自主地重構(gòu)自己實現(xiàn)在線適應(yīng)變化的能力。前者強調(diào)的是進化算法在電子設(shè)計中可替代傳統(tǒng)基于規(guī)范的設(shè)計方法；后者強調(diào)的是硬件的可適應(yīng)機理。當(dāng)然二者的區(qū)別也是很模糊的。本文主要討論的是EHW在第一個方面的問題。

對EHW的研究主要采用了進化理論中的進化計算（EvolutionaryComputing）算法,特別是遺傳算法（GA）為設(shè)計算法，在數(shù)字電路中以現(xiàn)場可編程門陣列（FPGA）為媒介，在模擬電路設(shè)計中以現(xiàn)場可編程模擬陣列（FPAA）為媒介來進行的。此外還有建立在晶體管級的現(xiàn)場可編程晶體管陣列（FPTA），它為同時設(shè)計數(shù)字電路和和模擬電路提供了一個可靠的平臺。下面主要介紹一下遺傳算法和現(xiàn)場可編程門陣列的相關(guān)知識，并以數(shù)字電路為例介紹可進化硬件設(shè)計方法。

1．1遺傳算法

遺傳算法是模擬生物在自然環(huán)境中的遺傳和進化過程的一種自適應(yīng)全局優(yōu)化算法，它借鑒了物種進化的思想，將欲求解問題編碼，把可行解表示成字符串形式，稱為染色體或個體。先通過初始化隨機產(chǎn)生一群個體，稱為種群，它們都是假設(shè)解。然后把這些假設(shè)解置于問題的“環(huán)境”中，根據(jù)適應(yīng)值或某種競爭機制選擇個體（適應(yīng)值就是解的滿意程度），使用各種遺傳操作算子（包括選擇，變異，交叉等等）產(chǎn)生下一代（下一代可以完全替代原種群，即非重疊種群；也可以部分替代原種群中一些較差的個體，即重疊種群），如此進化下去，直到滿足期望的終止條件，得到問題的最優(yōu)解為止。

1．2現(xiàn)場可編程邏輯陣列(FPGA)

現(xiàn)場可編程邏輯陣列是一種基于查找表(LUT,Lookupbr)結(jié)構(gòu)的可在線編程的邏輯電路。它由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)，工作時需要對片內(nèi)的RAM進行編程。當(dāng)用戶通過原理圖或硬件描述語言（HDL）描述了一個邏輯電路以后，F(xiàn)PGA開發(fā)軟件會把設(shè)計方案通過編譯形成數(shù)據(jù)流，并將數(shù)據(jù)流下載至RAM中。這些RAM中的數(shù)據(jù)流決定電路的邏輯關(guān)系。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用，灌入不同的數(shù)據(jù)流就會獲得不同的硬件系統(tǒng)，這就是可編程特性。這一特性是實現(xiàn)EHW的重要特性。目前在可進化電子電路的設(shè)計中，用得最多得是Xilinx公司的Virtex系列FPGA芯片。

2進化電子電路設(shè)計架構(gòu)

本節(jié)以設(shè)計高容錯性的數(shù)字電路設(shè)計為例來闡述EHW的設(shè)計架構(gòu)及主要設(shè)計步驟。對于通過進化理論的遺傳算法來產(chǎn)生容錯性，所設(shè)計的電路系統(tǒng)可以看作一個具有持續(xù)性地、實時地適應(yīng)變化的硬件系統(tǒng)。對于電子電路來說，所謂的變化的來源很多，如硬件故障導(dǎo)致的錯誤，設(shè)計要求和規(guī)則的改變，環(huán)境的改變（各種干擾的出現(xiàn)）等。

從進化論的角度來看，當(dāng)這些變化發(fā)生時，個體的適應(yīng)度會作相應(yīng)的改變。當(dāng)進化進行時，個體會適應(yīng)這些變化重新獲得高的適應(yīng)度。基于進化論的電子電路設(shè)計就是利用這種原理,通過對設(shè)計結(jié)果進行多次地進化來提高其適應(yīng)變化的能力。

電子電路進化設(shè)計架構(gòu)如圖1所示。圖中給出了電子電路的設(shè)計的兩種進化，分別是內(nèi)部進化和外部進化。其中內(nèi)部進化是指硬件內(nèi)部結(jié)構(gòu)的進化，而外部進化是指軟件模擬的電路的進化。這兩種進化是相互獨立的，當(dāng)然通過外部進化得到的最終設(shè)計結(jié)果還是要由硬件結(jié)構(gòu)的變化來實際體現(xiàn)。從圖中可以看出，進化過程是一個循環(huán)往復(fù)的過程，其中是根據(jù)進化算法（遺傳算法）的計算結(jié)果來進行的。整個進化設(shè)計包括以下步驟：

（1）根據(jù)設(shè)計的目的，產(chǎn)生初步的方案，并把初步方案用一組染色體（一組“0”和“1”表示的數(shù)據(jù)串）來表示，其中每個個體表示的是設(shè)計的一部分。染色體轉(zhuǎn)化成控制數(shù)據(jù)流下載到FPGA上，用來定義FPGA的開關(guān)狀態(tài)，從而確定可重構(gòu)硬件內(nèi)部各單元的聯(lián)結(jié)，形成了初步的硬件系統(tǒng)。用來設(shè)計進化硬件的FPGA器件可以接受任意組合的數(shù)據(jù)流下載，而不會導(dǎo)致器件的損害。

（2）將設(shè)計結(jié)果與目標(biāo)要求進行比較，并用某種誤差表示作為描述系統(tǒng)適應(yīng)度的衡量準(zhǔn)則。這需要一定的檢測手段和評估軟件的支持。對不同的個體，根據(jù)適應(yīng)度進行排序，下一代的個體將由最優(yōu)的個體來產(chǎn)生。

（3）根據(jù)適應(yīng)度再對新的個體組進行統(tǒng)計，并根據(jù)統(tǒng)計結(jié)果挑選一些個體。一

部分被選個體保持原樣，另一部分個體根據(jù)遺傳算法進行修改，如進行交叉和變異，而這種交叉和變異的目的是為了產(chǎn)生更具適應(yīng)性的下一代。把新一代染色體轉(zhuǎn)化成控制數(shù)據(jù)流下載到FPGA中對硬件進行進化。

（4）重復(fù)上述步驟，產(chǎn)生新的數(shù)代個體，直到新的個體表示的設(shè)計方案表現(xiàn)出接近要求的適應(yīng)能力為止。

一般來說通過遺傳算法最后會得到一個或數(shù)個設(shè)計結(jié)果，最后設(shè)計方案具有對設(shè)計要求和系統(tǒng)工作環(huán)境的最佳適應(yīng)性。這一過程又叫內(nèi)部進化或硬件進化。

圖中的右邊展示了另一種設(shè)計可進化電路的方法，即用模擬軟件來代替可重構(gòu)器件，染色體每一位確定的是軟件模擬電路的連接方式，而不是可重構(gòu)器件各單元的連接方式。這一方法叫外部進化或軟件進化。這種方法中進化過程完全模擬進行，只有最后的結(jié)果才在器件上實施。

進化電子電路設(shè)計中，最關(guān)鍵的是遺傳算法的應(yīng)用。在遺傳算法的應(yīng)用過程中，變異因子的確定是需要慎重考慮的，它的大小既關(guān)系到個體變異的程度，也關(guān)系到個體對環(huán)境變化做出反應(yīng)的能力，而這兩個因素相互抵觸。變異因子越大，個體更容易適應(yīng)環(huán)境變化，對系統(tǒng)出現(xiàn)的錯誤做出快速反應(yīng)，但個體更容易發(fā)生突變。而變異因子較小時，系統(tǒng)的反應(yīng)力變差，但系統(tǒng)一旦獲得高適應(yīng)度的設(shè)計方案時可以保持穩(wěn)定。

對于可進化數(shù)字電路的設(shè)計，可以在兩個層面上進行。一個是在基本的“與”、“或”、“非”門的基礎(chǔ)上進行進化設(shè)計，一個是在功能塊如觸發(fā)器、加法器和多路選擇器的基礎(chǔ)上進行。前一種方法更為靈活，而后一種更適于工業(yè)應(yīng)用。有人提出了一種基于進化細(xì)胞機（CellularAutomaton）的神經(jīng)網(wǎng)絡(luò)模塊設(shè)計架構(gòu)。采用這一結(jié)構(gòu)設(shè)計時，只需要定義整個模塊的適應(yīng)度，而對于每一模塊如何實現(xiàn)它復(fù)雜的功能可以不予理睬，對于超大規(guī)模線路的設(shè)計可以采用這一方法來將電路進行整體優(yōu)化設(shè)計。

3可進化電路設(shè)計環(huán)境

上面描述的軟硬件進化電子電路設(shè)計可在圖2所示的設(shè)計系統(tǒng)環(huán)境下進行。這一設(shè)計系統(tǒng)環(huán)境對于測試可重構(gòu)硬件的構(gòu)架及展示在FPGA可重構(gòu)硬件上的進化設(shè)計很有用處。該設(shè)計系統(tǒng)環(huán)境包括遺傳算法軟件包、FPGA開發(fā)系統(tǒng)板、數(shù)據(jù)采集軟硬件、適應(yīng)度評估軟件、用戶接口程序及電路模擬仿真軟件。

遺傳算法由計算機上運行的一個程序包實現(xiàn)。由它來實現(xiàn)進化計算并產(chǎn)生染色體組。表示硬件描述的染色體通過通信電纜由計算機下載到有FPGA器件的實驗板上。然后通過接口將布線結(jié)果傳回計算機。適應(yīng)度評估建立在儀器數(shù)據(jù)采集硬件及軟件上，一個接口碼將GA與硬件連接起來，可能的設(shè)計方案在此得到評估。同時還有一個圖形用戶接口以便于設(shè)計結(jié)果的可視化和將問題形式化。通過執(zhí)行遺傳算法在每一代染色體組都會產(chǎn)生新的染色體群組，并被轉(zhuǎn)化為數(shù)據(jù)流傳入實驗板上。至于通過軟件進化的電子電路設(shè)計，可采用Spice軟件作為線路模擬仿真軟件，把染色體變成模擬電路并通過仿真軟件來仿真電路的運行情況，通過相應(yīng)軟件來評估設(shè)計結(jié)果。

第3篇：數(shù)字電路設(shè)計方案范文

關(guān)鍵詞：計數(shù)器；Multisim13；數(shù)字鐘；設(shè)計；仿真

引言

數(shù)字鐘是一種用數(shù)字電子技術(shù)實現(xiàn)時、分、秒同時顯示計時的裝置，與機械式時鐘相比具有更高的準(zhǔn)確性和直觀性，并且沒有 機械裝置，使用起來方便快捷，具有很長的使用壽命，近年來得到廣泛使用。數(shù)字鐘可以是單片的也可以是集成的，其實現(xiàn)方式有很多種，可以用中小規(guī)模集成電路組成數(shù)字鐘；也可以利用專用的數(shù)字鐘芯片配以顯示電路；還可以用單片機來實現(xiàn)，本文的數(shù)字鐘是采用Multisim13進行設(shè)計和仿真的。采用軟件仿真的方法，克服了實驗室的條件限制，避免了使用中 損壞等不利因素。[1]

Multisim13是美國IN公司開發(fā)的一款強大的電路模擬軟件，可以進行復(fù)雜的板級電路模擬和數(shù)字電路仿真，還可以用Multisim來進行數(shù)字電路PCB板的設(shè)計，此版本還可以單片機等MCU的仿真。全新的Multisim13包括以下優(yōu)勢：

（1）電路參數(shù)和參數(shù)掃描分析。

（2）結(jié)合NI myRIO and Digilent FPGA對象進行數(shù)字電路教學(xué)。

（3）使用IGBT和MOSFET熱模型進行電力電子分析。

（4）包括超^26，000個元件的元器件庫。

（5）通過用于LabVIEW系統(tǒng)設(shè)計軟件的Multisim API工具包實現(xiàn)設(shè)計自動化。

1 電路設(shè)計與仿真

單元電路設(shè)計與仿真：

（1）二十四進制計數(shù)器的設(shè)計與仿真

二十四進制計數(shù)器電路采用兩片74160N實現(xiàn)，當(dāng)個位計數(shù)電路計數(shù)到9的時候同時向十位發(fā)出進一位信號脈沖，當(dāng)計數(shù)到24的時候，個位輸出端輸出0100，十位輸出端輸出0010，將個位的輸出端QC與十位的輸出端QB通過一個與非門同時接到兩片計數(shù)芯片的清零端，其設(shè)計電路和仿真結(jié)果分別如圖1和圖2所示。

（2）六十進制計數(shù)器的設(shè)計與仿真

六十進制計數(shù)器同樣采用兩片74160N來實現(xiàn)，一片計數(shù)秒或分的個位，一片計數(shù)秒或分的十位，當(dāng)秒計數(shù)到60時即清零，同時產(chǎn)生進位到分計數(shù)電路，分計數(shù)電路就加一，和二十四進制計數(shù)器采用反饋清零法，使用一個與非門74LS00，它的輸入端接到QB和QC，當(dāng)計數(shù)到60時，十位計數(shù)的計數(shù)芯片的輸出端（QA，QB，QC，QD）將輸出0110，那么輸出端將產(chǎn)生一個低電平，連接到74LS160N的CLR清零端時計數(shù)器又從0000開始計數(shù)，同時此信號也可以作為分計時電路的輸入，其設(shè)計電路和仿真結(jié)果分別如圖3和圖4所示。

（3）總體電路設(shè)計與仿真，如圖2。

2 本設(shè)計的優(yōu)點

其他數(shù)字鐘電路的設(shè)計都需要555定時器產(chǎn)生1KZ脈沖，并需要分頻器產(chǎn)生1HZ的脈沖，但有的Multisim版本不能產(chǎn)生1HZ脈沖，并且產(chǎn)生的脈沖不穩(wěn)定，所以為了避免產(chǎn)生以上問題，本次設(shè)計直接采用1HZ的信號源，可以產(chǎn)生比較穩(wěn)定的1HZ的脈沖，而且設(shè)計比較簡單，不需要加信號產(chǎn)生電路。

3 結(jié)束語

本設(shè)計使用了74160N芯片，具有脈沖源穩(wěn)定、設(shè)計簡單等優(yōu)點。該系統(tǒng)主要用在糧倉儲運系統(tǒng)中，設(shè)備運轉(zhuǎn)情況良好，其測試數(shù)據(jù)和曲線真實可靠，數(shù)據(jù)通訊準(zhǔn)確、可靠，可以有效預(yù)報儲糧情況，提高儲糧的安全性，進而取得顯著的經(jīng)濟和社會效益。[1]

第4篇：數(shù)字電路設(shè)計方案范文

關(guān)鍵詞:數(shù)字電子技術(shù);EDA技術(shù);結(jié)合;仿真

中圖分類號:TP331.2文獻標(biāo)識碼:A

文章編號:1004-373X(2009)20-120-03

Discussion on Combination of Digital Electronic Technique and EDA Technique

CAO Lijie,LI Songsong

(Dalian Fisheries University,Dalian,116023,China)

Abstract:Because of research on the combination of "Digital Electronic Technique"and "EDA Technique" is shortage,advantages of the combination between them are mon EDA software Max+Plus Ⅱ is introduced,and advantages of the combination of digital electronic technique and EDA technique are analyzed with examples and simulation.From the analysis,it is clearly that the combination of two classes has advantages such as:realization of hardware design with software,analysis ofthe circuit condition,realization of the "open" digital circuit laboratory.Through the combination of two classes,teachers can explain the theory clearly,students have more chance to examine circuit.It has positive effect in teaching and learning.

Keywords:digital electronic technique;EDA technique;combination;simulation

在信息社會中,數(shù)字化是電子產(chǎn)業(yè)發(fā)展的必然趨勢,因此在電子信息及相關(guān)專業(yè)的教學(xué)中也越來越看重數(shù)字技術(shù),數(shù)字電子技術(shù)作為數(shù)字技術(shù)中一門極其重要的學(xué)科基礎(chǔ)課在本科教學(xué)中很受重視。EDA(Electronic Design Automation)技術(shù)作為數(shù)字電子技術(shù)的延伸,已經(jīng)引入到電子信息類本科教學(xué)中[1-3]。目前,單獨針對數(shù)字電子技術(shù)課程和EDA課程的教學(xué)改革比較多,但是對于將兩門課程結(jié)合起來有何優(yōu)勢的研究還有待教師探索[4-6]。因此,通過使用常用的EDA工具軟件,結(jié)合實例,就數(shù)字電子技術(shù)與EDA技術(shù)相結(jié)合做一探討。

1 常用EDA工具軟件簡介

常用的EDA軟件有加拿大IIT公司推出的EWB(Electronics WorkBench),在EWB基礎(chǔ)上形成的Multisim以及美國Altera公司開發(fā)的Max+Plus Ⅱ [7]。

目前,我校EDA實驗室所使用的軟件是美國Altera公司開發(fā)的Max+Plus Ⅱ,所以本文中的例子都是基于此平臺進行的。

Max+Plus Ⅱ(Multiple Array and Programming Logic User System)具有Windows操作系統(tǒng)的程序界面,采用全菜單操作和鼠標(biāo)操作方式,是一個方便、易學(xué)易用、功能全面的EDA工具。Max+Plus Ⅱ支持原理圖、VHDL語言和Verilog語言文本文件,以及波形EDIF等格式化的文件作為設(shè)計輸入[7]。使用Max+Plus Ⅱ進行電路設(shè)計的流程簡單,經(jīng)過設(shè)計輸入、設(shè)計編譯、設(shè)計仿真、下載即可完成。

2 數(shù)字電子技術(shù)與EDA技術(shù)相結(jié)合的幾點益處

2.1 將數(shù)字電子技術(shù)中難以實現(xiàn)的硬件設(shè)計轉(zhuǎn)換為軟件設(shè)計

在傳統(tǒng)的數(shù)字電子技術(shù)教學(xué)中,講授組合邏輯電路設(shè)計時,首先分析設(shè)計要求,按照要求列出真值表;然后進行邏輯函數(shù)表達式的化簡,得出表達形式最簡的輸出函數(shù)表達式,最后畫出邏輯圖。當(dāng)輸入變量比較少時,這種方法無疑是簡單有效的,但是,當(dāng)輸入變量比較多時,這種方法就顯得很吃力。下面以設(shè)計8位奇校驗電路為例進行說明。

若采用傳統(tǒng)的設(shè)計方案,首先需要畫出8變量真值表,8變量真值表需要28行(即256行),這就非常麻煩,而邏輯函數(shù)的化簡更是難上加難。如果借助Max+Plus Ⅱ軟件,使用VHDL語句,按照8位奇校驗邏輯功能,用軟件方法來實現(xiàn)硬件設(shè)計。8位奇校驗電路的VHDL程序如下所示[8]:

library ieee;

use ieee.std_logic_1164.all;

entity p_check is

port(a:in std_logic_vector (7 downto 0);

y:out std_logic);

end p_check;

architecture art of p_check is

begin

process(a)

variable tmp:std_logic;

begin

tmp:='1';

for i in 0 to 7 loop

tmp:=tmp xor a(i);

end loop;

y

end process;

end art;

其中:a表示8位輸入信號;y表示奇校驗輸出,通過觀察該程序可以發(fā)現(xiàn),程序邏輯性強,簡單易讀。

對上述程序進行仿真,仿真波形如圖1所示。

圖1 8位奇校驗電路仿真波形

通過觀察可以看出,該仿真波形完全符合奇校驗邏輯功能。在Max+Plus Ⅱ軟件下進行綜合,可以得到8位奇校驗電路的邏輯符號,當(dāng)其他的設(shè)計工作中需要用到8位奇校驗功能時,可以直接調(diào)用此元器件,不必重新設(shè)計,簡化了設(shè)計工作。

通過EDA技術(shù)實現(xiàn)數(shù)字電路設(shè)計,可以讓學(xué)生嘗試用軟件代替硬件,實現(xiàn)硬件電路軟件化。學(xué)生應(yīng)用EDA技術(shù)除了可以實現(xiàn)小規(guī)模的電子電路設(shè)計,還可以通過對CPLD,FPGA編程,設(shè)計復(fù)雜的電路系統(tǒng)。

第5篇：數(shù)字電路設(shè)計方案范文

關(guān)鍵詞：數(shù)字電子時鐘；計數(shù)器；Multisim10

1 概述

數(shù)字電子時鐘是由數(shù)字電路構(gòu)成、有數(shù)字顯示特點的一種現(xiàn)代化的計時工具[1-3]，它顯示直觀、走時精準(zhǔn)，深受人們的喜歡，廣泛應(yīng)用于公交站、汽車站、圖書館、商店、大型廣場等公眾場合以及百姓家庭，給人們的生活、學(xué)習(xí)、工作和娛樂帶來了很大的便利[4-5]。

Multisim10是美國NI公司推出的用于電子電路仿真和設(shè)計的EDA工具軟件，可以實現(xiàn)計算機仿真設(shè)計與虛擬實驗，是一個高效的設(shè)計仿真平臺[6-10]。其強大的虛擬儀器庫和仿真功能，為電路設(shè)計與分析創(chuàng)造了良好的環(huán)境，也提高了電路設(shè)計效率。

簡易數(shù)字電子時鐘的核心電路部分是計時和數(shù)字顯示兩個，本文應(yīng)用Multisim10仿真軟件設(shè)計了一個時鐘電路，能夠準(zhǔn)確而直觀地將時間的“時”“分”“秒”以數(shù)字方式顯示出來，并設(shè)計了時間校正電路使其準(zhǔn)確工作，該電路具有校時功能和整點自動報時功能。盡管本文設(shè)計的數(shù)字時鐘與當(dāng)今社會正使用的數(shù)字時鐘差別較大，但研究其核心數(shù)字電路部分及擴展其應(yīng)用，仍具有非常重要的指導(dǎo)意義[11]。

2 設(shè)計方案及電路框圖

數(shù)字時鐘是一個將時間的“時”、“分”、“秒”以數(shù)字的形式顯示于人的視覺器官的一種計時裝置，它的主要功能是計時和顯示，因此，簡易數(shù)字電子時鐘電路的主要電路設(shè)計包括標(biāo)準(zhǔn)脈沖計數(shù)信號模塊、“時、分、秒”計數(shù)模塊、時間顯示模塊等電路的設(shè)計。其中，標(biāo)準(zhǔn)時間計數(shù)脈沖信號由555振蕩器經(jīng)分頻器得到，即1Hz的秒計數(shù)脈沖信號；由于計時可能出現(xiàn)誤差，故在電路中增加時間校準(zhǔn)電路模塊。最后，在主電路正常運行情況下，擴展其整點報時功能?？傮w電路框圖設(shè)計如圖1所示。

3 各電路模塊的設(shè)計及仿真調(diào)試

在Multisim10仿真平臺上搭建簡易數(shù)字電子時鐘的總設(shè)計仿真電路圖如圖2所示，其各電路模塊設(shè)計如下。

3.1 標(biāo)準(zhǔn)計數(shù)脈沖信號

本文設(shè)計的標(biāo)準(zhǔn)時間計數(shù)脈沖信號由555振蕩器與RC組成的多諧振蕩電路產(chǎn)生，即1Hz的秒計數(shù)脈沖信號，作為總電路的計數(shù)時鐘脈沖，也是擴展電路所需要的工作信號。（見圖3）

該電路模塊設(shè)計的優(yōu)點是：555多諧震蕩電路內(nèi)部的比較器靈敏度較高，并應(yīng)用差分電路形式，使其振蕩頻率受電源電壓和溫度變化的影響很小。缺點是：若要精確穩(wěn)定地輸出1Hz脈沖信號，對電容和電阻的數(shù)值精度要求很高。

3.2 計數(shù)顯示模塊

在時鐘的計數(shù)控制電路模塊中，有了時間標(biāo)準(zhǔn)“秒”計數(shù)脈沖信號后，就可以按照“60秒為1分”、“60分為1時”、“24時為1天”的計數(shù)規(guī)則進行計數(shù)電路模塊的設(shè)計。然后設(shè)計“時”、“分”、“秒”三個譯碼顯示電路，將“時”、“分”、“秒”的計數(shù)狀態(tài)在七段數(shù)碼管上顯示成直觀的數(shù)字符號。在本文設(shè)計中，采用十進制同步加法計數(shù)器芯片74LS160N來實現(xiàn)計數(shù)的十進制功能和六進制功能，其工作狀態(tài)表如表1所示，芯片引腳圖如圖4所示。

74LS160N的CLK是脈沖輸入端，RCO為進位信號輸出端，ENP和ENT是計數(shù)的工作狀態(tài)端，CLR為清零端，LOAD櫓檬端，A～D是數(shù)據(jù)輸入端，QA～QD為輸出端。74LS160是一個十進制的計數(shù)器。

應(yīng)用芯片的異步清零功能，將芯片74LS160N的輸出端的0110（十進制為6）用一個兩輸入的與非門74LS00引到CLR端即可置零，實現(xiàn)六進制計數(shù)功能。

3.2.1 六十進制計數(shù)顯示模塊

在計數(shù)顯示電路模塊中，分和秒的計數(shù)控制是一樣的，即六十進制計數(shù)功能，電路模塊設(shè)計如圖5所示。設(shè)計中用兩片十進制計數(shù)芯片74LS160N級聯(lián)，高位芯片進行六進制計數(shù)功能，低位芯片進行十進制計數(shù)功能，從而實現(xiàn)計數(shù)范圍00-59的計數(shù)功能。設(shè)計時，將低位芯片的進位輸出CO端接到高位芯片的時鐘脈沖信號輸入端CLK，計數(shù)脈沖信號在上升沿到來時計數(shù)器開始計數(shù)，當(dāng)計數(shù)到59時，再來一個計數(shù)脈沖信號，兩芯片都要清零，于是，應(yīng)用74LS160N的異步清零功能，當(dāng)高位芯片計數(shù)到6（即輸出狀態(tài)為0110）時，將輸出狀態(tài)通過一個兩輸入與非門引到兩芯片的異步清零端進行復(fù)位，從而實現(xiàn)六十進制計數(shù)功能。

3.2.2 二十四進制計數(shù)顯示模塊

時計數(shù)顯示電路模塊也由兩片74LS160N芯片級聯(lián)產(chǎn)生，它的計數(shù)范圍是00-23，計數(shù)時鐘脈沖信號來自分計數(shù)顯示電路的高位芯片的進位輸出。該電路模塊的低位芯片計數(shù)為4（即輸出狀態(tài)為0100），高位芯片計數(shù)為2（即輸出狀態(tài)為0010）時，將輸出狀態(tài)通過一個兩輸入與非門引到兩芯片的異步清零端進行復(fù)位，從而實現(xiàn)二十四制計數(shù)器功能，電路模塊設(shè)計如圖6所示。

3.3 校準(zhǔn)電路模塊

數(shù)字電子時鐘應(yīng)具有分校準(zhǔn)和時校準(zhǔn)功能，因此，應(yīng)截斷分十位和時十位的直接計數(shù)路徑，并增加秒脈沖計時信號與校正信號隨時切換電路。設(shè)計校時電路的關(guān)鍵，是通過開關(guān)按鍵，控制電路中“秒”到“分”、“分”到“時”的進位輸入端的高低電平的變化，從而實現(xiàn)手動校準(zhǔn)“分”和“時”。下面以分校準(zhǔn)電路為例，如圖7所示。

3.4 整點報時模塊

電路設(shè)計在整點前10秒鐘內(nèi)開始進行整點報時，即當(dāng)時間在59分50秒到59分59秒期間時，報時電路發(fā)出報時控制信號。當(dāng)時間在59分50秒到59分59秒期間時，分十位、分個位和秒十位均保持不變，分別為5、9和5，因此可將分計數(shù)器十位的Qc和QA、個位的QD和QA及秒計數(shù)器十位的Qc和QA相與，通過8輸入與非門74HC30芯片輸出，從而產(chǎn)生報時控制信號。整點報時的功能要求時，每當(dāng)數(shù)字鐘計時快到整點時發(fā)出鬧鈴聲。由原理可知當(dāng)分鐘計數(shù)到一個周期向前進位時，蜂鳴器開始工作，電路模塊設(shè)計如圖8所示。

4 仿真結(jié)果及分析

將設(shè)計好的各電路模塊進行組建，得到如圖2所示的數(shù)字電子時鐘仿真電路圖。按下仿真開始鍵，電路進入時鐘計時狀態(tài)，通過“Pause Simulation”按鍵，得到以下仿真結(jié)果。（見圖9、圖10）

由以上仿真結(jié)果可以看出，本文設(shè)計的簡易數(shù)字電子時鐘能實現(xiàn)時鐘的正常功能，達到設(shè)計要求。

5 結(jié)束語

本文基于Multisim10仿真軟件，對簡易數(shù)字電子時鐘的各電路模塊單元進行了設(shè)計，較好地完成了電路功能的設(shè)計，并達到了基本設(shè)計要求。該電路設(shè)計是提升數(shù)字電子技術(shù)基礎(chǔ)理論知識轉(zhuǎn)化為實際動手設(shè)計能力的一個重要方面，另外，即使在數(shù)字電路及其他更多的課程中涉及到的較為復(fù)雜的電路設(shè)計中，文中較為清晰的設(shè)計構(gòu)架及思路也較強的參考借鑒價值。

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第6篇：數(shù)字電路設(shè)計方案范文

本文簡要分析了電子電路設(shè)計中關(guān)鍵的設(shè)計原則、設(shè)計方法，以及設(shè)計和制作的過程。

【關(guān)鍵詞】電子電路 設(shè)計 制作 調(diào)試

【關(guān)鍵詞】電子電路 設(shè)計 制作 調(diào)試

隨著科技的發(fā)展和社會的不斷進步，越來越多的新型電子產(chǎn)品不斷涌現(xiàn)。電子電路作為這些電子產(chǎn)品的核心部分，直接關(guān)系到電子產(chǎn)品的性能及質(zhì)量。因此，對電子電路的設(shè)計原則、設(shè)計方法、設(shè)計步驟以及制作調(diào)試過程進行研究分析，具有重要的意義。

1 電子電路的設(shè)計原則

1.1 整體性原則

在電子電路的設(shè)計中，既要以整體為出發(fā)點，也要注重考慮其內(nèi)部的各個組成部分之間的相互關(guān)系，同時還應(yīng)注意電路的整體受到外部環(huán)境影響的因素。在設(shè)計的過程當(dāng)中，應(yīng)該注意以綜合為前提，以分析為主。在對電路進行分析時要局部綜合考慮，而在綜合時也要對各元件的功能具體分析。

1.2 功能性原則

將整個的電子電路系統(tǒng)劃分成幾個不同的模塊，每個模塊能夠獨立完成一項或者幾項功能。設(shè)計電子電路時，對各個模塊分別進行設(shè)計分析，然后再將之組合成最終所需要的系統(tǒng)。

1.3 最優(yōu)化原則

當(dāng)電子電路的設(shè)計初步完成時，系統(tǒng)已能夠初步實現(xiàn)所需要達到的功能，但該系統(tǒng)的各個模塊在相互配合的過程中可能還存在著一些問題，使功能不能實現(xiàn)最優(yōu)化。這就需要對各個模塊或者各個調(diào)整元器件的參數(shù)進行調(diào)整分析，從而找到最優(yōu)值，實現(xiàn)系統(tǒng)功能的最優(yōu)化。

2 電子電路的設(shè)計方法

2.1 層次化設(shè)計方法

該方法的設(shè)計思路就是對電子電路系統(tǒng)分模塊、分層次的進行設(shè)計。層次設(shè)計中的子模塊可以調(diào)用現(xiàn)有的、比較成熟的模塊，也可以對模塊進行創(chuàng)新性設(shè)計。電子電路系統(tǒng)的層次設(shè)計包括了系統(tǒng)級的頂層設(shè)計、電路級的中層設(shè)計以及物理實現(xiàn)級的底層設(shè)計這三個不同的設(shè)計層次。

2.2 漸近式的組合設(shè)計方法

該設(shè)計方法是在基礎(chǔ)單元電路熟練掌握之后，按照電子電路的功能要求，快速完成組合圖的設(shè)計。具體過程是首先根據(jù)設(shè)計要求確定電子電路的功能指標(biāo)以及技術(shù)參數(shù)，然后以此來提出設(shè)計思路并按照設(shè)計思路畫出組合圖。在設(shè)計的過程中，邊設(shè)計邊完善，最終達到設(shè)計要求。

2.3 最佳化設(shè)計方法

對于集成電路等難以調(diào)整的電路來說，在設(shè)計的時候就需要綜合考慮各種因素，對電路進行準(zhǔn)確設(shè)計。因該種設(shè)計精度要求高，且計算較為復(fù)雜，因此就需要選擇計算機輔助設(shè)計來實現(xiàn)。該方法的關(guān)鍵是構(gòu)建目標(biāo)函數(shù)數(shù)學(xué)模型。

3 電子電路的設(shè)計步驟

3.1 明確電子電路設(shè)計的基本要求

在設(shè)計之前，首先要對設(shè)計的電路所需實現(xiàn)的功能以及性能指標(biāo)等進行認(rèn)真分析，明確設(shè)計要求。根據(jù)分析確定各元器件的技術(shù)參數(shù)并盡量使之精準(zhǔn)。

3.2 制定總體設(shè)計方案

在對電子電路進行設(shè)計時，綜合分析所要實現(xiàn)的功能，然后根據(jù)自己掌握的知識及查閱資料，建立幾套備選方案。設(shè)計方案時，在滿足要求的前提下，應(yīng)盡量使得設(shè)計的電路經(jīng)濟、簡潔、實用。然后對這幾套方案進行認(rèn)真分析研究，反復(fù)比對，找出最優(yōu)方案。

3.3 各個單元電路的設(shè)計

在對各個單元的電路進行設(shè)計的過程中，要確定各單元的性能指標(biāo)及技術(shù)參數(shù)等，注意各單元之間的相互關(guān)系，保證所設(shè)計的電路簡單可靠。在設(shè)計時，盡量使用現(xiàn)成電路，若實在找不到，則在現(xiàn)有基礎(chǔ)上加以改進。

3.4 電路接線圖的設(shè)計

電路接線圖的設(shè)計是整個設(shè)計過程當(dāng)中的關(guān)鍵環(huán)節(jié)。一旦電路接線圖有問題，不但達不到需要的功能，還很有可能會造成危害。在對電路接線圖進行設(shè)計時，要考慮到各種各樣的因素，其中包括各元器件的位置尺寸、電路板之間的相互關(guān)系、功放管散熱問題以及是否便于維修等。綜合考慮這些因素之后，就可以根據(jù)所確定的電路板的尺寸以及安裝方式等，對電路圖進行設(shè)計。

在對電路接線圖進行設(shè)計時，應(yīng)該滿足一下幾個要求：一是要保證電路的有序排列，以減少各部分間的影響，使效果最優(yōu)；二是將地線安裝在電路板中間，以減少相互干擾；三是可調(diào)整元件的安裝位置要便于調(diào)節(jié)，功耗大的部件靠近外側(cè)，便于散熱；四是電阻器的安放盡量選擇平臥，以提高電子電路系統(tǒng)的可靠性。

4 電子電路的制作、安裝和調(diào)試

4.1 電子電路的制作及安裝

在電子電路設(shè)計圖完成之后，需要以此制作印刷電路板，然后測試選用的元器件，測試無誤后安裝到印刷電路板上，完成制作。各元器件以插座的方式與電路板相連接，以便于損壞后的更換。焊接時，還應(yīng)該盡量避免掛錫以及虛焊現(xiàn)象的發(fā)生。

4.2 電子電路的調(diào)試

在電子電路安裝完畢之后，必須對其進行調(diào)試，使之達到設(shè)計要求，才算最終完成。電子電路的調(diào)試分以下幾步：（1）對電路進行仔細(xì)檢查，看其連接是否正確，包括電容極性、元器件的安裝位置以及電源的正負(fù)極連接等。（2）對電路進行通電檢測，看是否有元器件發(fā)熱以及冒煙等現(xiàn)象發(fā)生，一旦發(fā)現(xiàn)，立即斷電檢查，問題解決后重新檢測，直到無異常現(xiàn)象發(fā)生為止。（3）對電子電路進行分塊調(diào)試，把電子電路劃分為幾個不同的功能模塊，然后分別對其調(diào)試，首先對其進行靜態(tài)調(diào)試，合格后再做動態(tài)調(diào)試。（4）對電子電路進行聯(lián)機調(diào)試，分塊調(diào)試完畢后，將各模塊聯(lián)接起來做聯(lián)機調(diào)試，看其運行結(jié)果是否已達到設(shè)計要求。

5 總結(jié)

電子電路與人們的生活息息相關(guān)。隨著其發(fā)展，電子電路的設(shè)計方法越來越得到完善，但是仍然存在著需要改進的地方。對電子電路的設(shè)計加以研究，有利于提高電子產(chǎn)品的性能及使用壽命，為今后電子電路的設(shè)計提供了參考依據(jù)。

參考文獻

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第7篇：數(shù)字電路設(shè)計方案范文

>> 有機RFID標(biāo)簽在農(nóng)產(chǎn)品食品溯源中的應(yīng)用 一種有源RFID標(biāo)簽射頻前端收發(fā)電路設(shè)計 解讀有機標(biāo)簽 一種用于RFID標(biāo)簽帶溫度補償?shù)恼袷幤髟O(shè)計 超高頻RFID標(biāo)簽的數(shù)字電路設(shè)計與分析 有機RFID：可以印刷的電子標(biāo)簽 陶藝中有機和無機材料的運用 危中有機的華語戲劇 水中有機污染物的測定 淺談高中有機合成路線的類型 科學(xué)教學(xué)中有機滲透德育的探索 危中有機，企業(yè)的機遇與挑戰(zhàn) 土壤中有機氯農(nóng)藥的測定方法 “補償性體能素質(zhì)練習(xí)”在體育與健康水平準(zhǔn)備活動中有機結(jié)合的嘗試性研究 用于定位的低功耗有源RFID標(biāo)簽的設(shè)計 基于nRF24LE1的有源RFID電子標(biāo)簽的設(shè)計 走勢分化　危中有機 投資歐洲危中有機 對有機發(fā)光二極管驅(qū)動電路設(shè)計方案的分析 有機共生的設(shè)計 常見問題解答 當(dāng)前所在位置：l.

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第8篇：數(shù)字電路設(shè)計方案范文

關(guān)鍵詞 CMOS電路；噪聲問題；抗噪聲優(yōu)化設(shè)計

中圖分類號 TN432 文獻標(biāo)識碼 A 文章編號 1673-9671-(2012)071-0183-01

1 CMOS電路及其噪聲

硅半導(dǎo)體的CMOS電路技術(shù)因為其容易大規(guī)模集成的特點，及其自身的性價比優(yōu)勢和日漸成熟的技術(shù)和工藝，得到了廣泛的應(yīng)用，并且在今后相當(dāng)長的一段時間內(nèi)在規(guī)模集成電路中將會占據(jù)主導(dǎo)地位。隨著個人數(shù)字系統(tǒng)、通訊終端的不斷發(fā)展，CMOS不斷向著高密度、高速率的方向發(fā)展。但與此同時，現(xiàn)代CMO系統(tǒng)內(nèi)部的器件尺寸不斷縮小，集成密度擴大，各個金屬線之間的間隔縮短，因噪聲干擾或電路跳變過程中產(chǎn)生的毛刺都有可能使數(shù)字電路出現(xiàn)邏輯故障。因此要盡可能減少噪聲，提高系統(tǒng)穩(wěn)定性和準(zhǔn)確性。CMOS的噪聲影響到電路系統(tǒng)的穩(wěn)定性，近幾年來對抗噪聲的研究設(shè)計也層出不窮。筆者將在下文中對現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計做出詳細(xì)的闡述。

2 現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計

在本次設(shè)計研究中，筆者以動態(tài)電路噪聲問題、同步開關(guān)噪聲問題以及襯底噪聲問題為主要研究對象，針對這幾種CMOS中常出現(xiàn)的噪聲問題展開分析。

2.1 深亞微米CMOS抗噪聲動態(tài)電路設(shè)計

靜態(tài)電路本身具有相對較好的抗噪聲特性，但是其具有低速、高耗能的缺點，因此在電路的關(guān)鍵部分，還需要動態(tài)電路來提高線路的整體性能，尤其是提高速率和降低能耗。伴隨著深亞微米工藝水平的發(fā)展，器件的尺寸更進一步減小，密度增大，這對動態(tài)電路的抗噪聲性提出了更大的挑戰(zhàn)。

動態(tài)電路中的噪聲源主要包括了電源噪聲、節(jié)點噪聲、串繞噪聲等。改善動態(tài)電路的抗噪聲性能其中一個方法便是提高邏輯門的閥值電壓。但是提高閥值電壓就會降低電路的速度，提高功耗，削弱了動態(tài)電路的優(yōu)勢，因此在優(yōu)化方案的設(shè)計中減少噪聲是目標(biāo)，但是也不能讓電路的其他性能遭到過分損害。針對動態(tài)電路，筆者認(rèn)為可以利用鏡像NMOS網(wǎng)絡(luò)來構(gòu)建具有高能量效率的抗噪聲電路。設(shè)計圖如圖1所示。

由圖可見，鏡像抗噪聲動態(tài)線路需要兩個相同的NMOS求值網(wǎng)絡(luò)，附加NMOS管M3，其工作原理大致為：預(yù)充電階段時，時鐘信號φ將M1打開，將輸出電壓Vout充電達到最高水平，Vx的電壓達到VDD-Vm。另外由于晶體管體效應(yīng)，頂端的NMOS網(wǎng)絡(luò)的開關(guān)閥值電壓相對應(yīng)增加，從而達到了改善動態(tài)電路抗噪聲性能

的目的。

2.2 同步開關(guān)噪聲優(yōu)化設(shè)計

由于深亞微米電路規(guī)模的不斷增大，電路系統(tǒng)的中門電路翻轉(zhuǎn)頻率逐漸提高，再加上電源電壓的降低，低電平電壓的開關(guān)噪聲突顯粗來，影響了數(shù)字電路的穩(wěn)定性。同步開關(guān)噪聲主要由帶有大負(fù)載電容的I/O緩沖器開關(guān)和內(nèi)部電路的開關(guān)這兩種開關(guān)引起地“跳動”。集成電路的高速高密度化發(fā)展使得與I/O輸出緩沖器相聯(lián)的電源和地上出現(xiàn)大量的噪聲。其次從內(nèi)部電路開關(guān)噪聲來看，要提高同步開關(guān)的抗噪聲性能，首先需要減小電感，主要辦法是通過特殊的地線PAD，將其與襯底直接相離并且連接到地平面上；其次是減小恒定電流，通過恒流電壓轉(zhuǎn)換器利用鏡像電流源提供恒定的電流。

噪聲控制的結(jié)構(gòu)方案主要有三種，一是采用局部倒相器數(shù)據(jù)總線結(jié)構(gòu)，一般情況下，當(dāng)所有總線同時開關(guān)時，理想情況下是一半是0一半是1，上拉下拉開關(guān)電流由旁路電容供給，從而使得較少的AC電流通過電源和地線上的電感，最終達到減小電壓跳動的目的。二是采用時鐘偏移化方案，其規(guī)則大致與動態(tài)電路相同，避免所有時鐘在同一時刻內(nèi)開關(guān)，減小電壓跳動。

2.3 襯底噪聲加固設(shè)計

伴隨著硅器件技術(shù)的飛速發(fā)展，電路的整體構(gòu)造和設(shè)計變得愈加復(fù)雜，在SOC中也已經(jīng)實現(xiàn)了混合技術(shù)，并且將模擬數(shù)字集成在了統(tǒng)一襯底上。但隨著數(shù)字時鐘頻率的不斷上升，復(fù)雜性進一步提高，電路系統(tǒng)中工藝器件和單元面積的縮小，集成電路設(shè)計中的襯底噪聲問題的解決成為了設(shè)計中的難點和重點。I/O緩沖器開關(guān)以及內(nèi)部羅繼電器的開關(guān)也是引起襯底噪聲的主要噪聲源，另外電離電流也是引起襯底噪聲的原因之一。襯底噪聲的優(yōu)化方法主要有四種：一是保護環(huán)，保護環(huán)是指IC設(shè)計中防止襯底噪聲常用的方法，其工作原理是指在敏感器件周圍形成法拉第隔離，使得敏感器件受到保護，減少襯底噪聲對其造成的干擾；二是N阱溝，主要是指可用于噪聲電路和敏感電路之間，阻止襯底電流的襯底表面流動；三是較小電源跳動；四是平面布局的方法，在空間電路布局時充分考慮減小襯底噪聲的耦合效應(yīng)。

綜上所述，隨著電路規(guī)模的逐漸擴大，現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計成為了當(dāng)前電路設(shè)計的重點和關(guān)鍵。本文主要針對動態(tài)電路的抗噪聲性能以及同步開關(guān)噪聲優(yōu)化設(shè)計和襯底噪聲加固設(shè)計做了詳細(xì)闡述，相信隨著電路技術(shù)的飛速發(fā)展，CMOS的抗噪聲優(yōu)化設(shè)計會日漸完善。

參考文獻

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第9篇：數(shù)字電路設(shè)計方案范文

現(xiàn)有的數(shù)字邏輯課程實踐教學(xué)環(huán)節(jié)，一般僅包括驗證性實驗教學(xué)；為了提升計算機專業(yè)學(xué)生的實際工程分析能力，引入了課程設(shè)計教學(xué)環(huán)節(jié)。通過設(shè)計小型數(shù)字系統(tǒng)，加深了學(xué)生對計算機系統(tǒng)設(shè)計的認(rèn)識，為后續(xù)課程的學(xué)習(xí)打下堅實的基礎(chǔ)。

關(guān)鍵詞：

數(shù)字邏輯；課程設(shè)計；實踐教學(xué)

一、概述

“數(shù)字邏輯”課程是計算機類專業(yè)開設(shè)的一門應(yīng)用數(shù)字電路進行小型數(shù)字系統(tǒng)邏輯設(shè)計的專業(yè)基礎(chǔ)課程。其目的是使學(xué)生掌握組合電路和時序電路的工作原理、分析方法和設(shè)計方法，培養(yǎng)學(xué)生的計算機系統(tǒng)的思維能力[1]。當(dāng)前，大部分高校的數(shù)字邏輯課程的實踐教學(xué)只是在課堂教學(xué)之外引入了實驗課程，并且使用的是“實驗箱和邏輯門電路”的傳統(tǒng)實驗方法，學(xué)生并不能夠理解實驗的內(nèi)容和現(xiàn)實意義[2]。另外，數(shù)字邏輯課程屬于一門實踐性、應(yīng)用性很強的課程，不僅要重視基礎(chǔ)理論教學(xué)，還應(yīng)該加強工程實踐能力的培養(yǎng)和訓(xùn)練。當(dāng)前，計算機類專業(yè)“數(shù)字邏輯”課程在實踐教學(xué)中存在的問題如下[3，4]：（1）課程概念較多且比較抽象，在實際教學(xué)中以理論教學(xué)為主，忽視了依托實際項目進行講授的實踐教學(xué)方法。（2）實驗教學(xué)只是簡單的機械式重復(fù)，按照課本要求設(shè)計全加器、選擇器、譯碼器等簡單電路，學(xué)生不知器件的實際用途，也不會利用所學(xué)的知識組合設(shè)計應(yīng)用性電路系統(tǒng)。（3）傳統(tǒng)教學(xué)一般未考慮數(shù)字邏輯與其他課程的相關(guān)性，而計算機系統(tǒng)往往包含軟件和硬件設(shè)計，學(xué)生無法掌握完整的系統(tǒng)設(shè)計方法。因此，現(xiàn)有的計算機類專業(yè)“數(shù)字邏輯”課程，多重視系統(tǒng)理論完整性，忽略了整體優(yōu)化，尤其是實踐教育環(huán)節(jié)有待優(yōu)化?！皵?shù)字邏輯”課程建設(shè)大綱中，除要安排理論教學(xué)外，還需有大量的實踐環(huán)節(jié)，它直接關(guān)系到后續(xù)的計算機專業(yè)核心課程，如《計算機組成原理》的學(xué)習(xí)，因此，需要改革課程的實踐教學(xué)體系，為計算機專業(yè)學(xué)生計算機系統(tǒng)設(shè)計能力的培養(yǎng)打下基礎(chǔ)。本文對計算機專業(yè)的“數(shù)字邏輯課程設(shè)計”教學(xué)體系建設(shè)方案進行探索，構(gòu)建系統(tǒng)設(shè)計方案，制定教學(xué)計劃和教學(xué)模式，并設(shè)計考核方式。

二、數(shù)字邏輯課程設(shè)計實踐教學(xué)環(huán)節(jié)設(shè)計

數(shù)字邏輯實驗課教學(xué)中，一般是讓學(xué)生進行驗證性實驗，學(xué)生不需要進行分析和討論即可完成。“數(shù)字邏輯課程設(shè)計”計劃設(shè)計為探索性實驗教學(xué)環(huán)節(jié)，要求所設(shè)計的小型數(shù)字系統(tǒng)具有實用、新穎、有趣等特點，能夠激發(fā)起學(xué)生的研究興趣和熱情。課程設(shè)計與課程實驗相比有本質(zhì)的區(qū)別，其目的不是為了獲得某一結(jié)果或證實某一結(jié)論，而是通過對實際項目的理解和分析，學(xué)習(xí)科學(xué)研究問題的方法，并彌補實驗教學(xué)環(huán)節(jié)的不足之處。其意義在于，通過課程設(shè)計環(huán)節(jié)給予了學(xué)生自由研究和創(chuàng)新的機會，通過對一個小型數(shù)字系統(tǒng)的設(shè)計與開發(fā)，訓(xùn)練學(xué)生的數(shù)字電路設(shè)計、調(diào)試和創(chuàng)新的能力，培養(yǎng)學(xué)生運用所學(xué)的理論知識、獨立地解決實際問題的能力，為今后從事相關(guān)領(lǐng)域的工程設(shè)計打好基礎(chǔ)。

（一）實驗環(huán)境搭建隨著計算機處理能力的提升，EDA（電路的計算機輔助設(shè)計與分析）技術(shù)已成為電路系統(tǒng)分析和設(shè)計的有力工具，借助EDA軟件進行數(shù)字邏輯課程設(shè)計，突出了以學(xué)生為中心的開放模式，激發(fā)學(xué)生大膽想象并嘗試各種不同的設(shè)計方案、采用不同的集成元器件，對培養(yǎng)學(xué)生的創(chuàng)新意識有所幫助。Multisim軟件是在EWB的基礎(chǔ)上發(fā)展起來的專業(yè)仿真軟件，可以對數(shù)字電路進行模擬仿真分析，已經(jīng)成為數(shù)字邏輯電路仿真實驗的理想工具[5]。因此，數(shù)字邏輯課程設(shè)計計劃基于Multisim軟件平臺搭建實驗仿真環(huán)境。

（二）課程設(shè)計內(nèi)容計劃設(shè)計3-4個實用的小型數(shù)字系統(tǒng)項目作為課程設(shè)計題目，在五周共計20學(xué)時的集中教學(xué)時間內(nèi)，學(xué)生3-5人一組，選擇一個項目進行設(shè)計，課程結(jié)束時，分組展示課程設(shè)計成果，并書寫課程設(shè)計報告。在課程實驗教學(xué)環(huán)節(jié)，學(xué)生已經(jīng)掌握了組合邏輯電路、時序邏輯電路以及中大規(guī)模電路設(shè)計的方法。因此，在課程設(shè)計教學(xué)環(huán)節(jié)，計劃引入綜合性的小型數(shù)字系統(tǒng)的設(shè)計。而系統(tǒng)選題的設(shè)計是非常重要，要求綜合考慮各方面問題。首先，課題的難度要合適，既要保障大部分學(xué)生通過上學(xué)期的學(xué)習(xí)以后，能夠設(shè)計出給定的數(shù)字系統(tǒng)；同時，要求學(xué)生需要花費一定的精力進行思考和分析才能完成。其次，課題的內(nèi)容要與實際相結(jié)合。與學(xué)生生活相關(guān)的數(shù)字系統(tǒng)，能夠吸引學(xué)生的興趣，并激發(fā)學(xué)生研究的熱情。部分課程設(shè)計題目如下：設(shè)計1：設(shè)計并制作一個帶有校時功能、可定時起鬧的數(shù)字電子鐘。（1）計時以24小時為一個周期；（2）“時”“、分”采用十進制數(shù)字顯示；（3）“秒”信號采用小數(shù)點顯示，具體為驅(qū)動發(fā)光二極管；（4）要求具有校準(zhǔn)時間功能，可調(diào)整為標(biāo)準(zhǔn)時間或指定時間；（5）要求具有鬧鈴功能，可以設(shè)定鬧鈴時間，并按時發(fā)出聲音，且發(fā)出的聲音長短可調(diào)；設(shè)計2：設(shè)計一個運算器系統(tǒng)。（1）要求能夠進行8位數(shù)字的加、減、乘、除四則運算；（2）要求能夠顯示操作數(shù)以及運算結(jié)果；（3）要求源操作數(shù)和目的操作數(shù)能夠在四個不同的寄存器間任意選擇；（4）要求能夠提供“溢出”報警信號。設(shè)計3：設(shè)計一個汽車尾燈控制電路。（1）汽車左右各具有三個尾燈，共計六個。設(shè)計兩個控制開關(guān)，具有四種組合，分別代表汽車的前進、左轉(zhuǎn)、右轉(zhuǎn)和停車四個狀態(tài)；（2）系統(tǒng)運行如下：汽車正常前進時，六個燈全亮；汽車右轉(zhuǎn)時，右邊的三個燈自左向右順序循環(huán)點亮；汽車左轉(zhuǎn)時，左邊的三個尾燈自右向左順序循環(huán)點亮；汽車停車時六個燈全部隨CP時鐘閃爍；（3）添加譯碼器和七段顯示數(shù)碼管，用于顯示汽車前進、左轉(zhuǎn)、右轉(zhuǎn)和停車，對應(yīng)七段數(shù)碼管的顯示分別為：D、L、R、P；（4）最后，添加蜂鳴器，用于在轉(zhuǎn)向時，發(fā)出示警聲音。

（三）教學(xué)實施方式數(shù)字邏輯課程設(shè)計計劃安排在本科二年級下半年的前五周，每周半天4節(jié)課，共計20個課時。學(xué)生可以在給定的課程設(shè)計系統(tǒng)中選擇一個系統(tǒng)進行設(shè)計。計劃分組進行，每組2-3人，設(shè)組長一名，負(fù)責(zé)任務(wù)的分解和聯(lián)絡(luò)，采用集體合作，單獨計算成績的考評方式。學(xué)生的課程設(shè)計實施步驟如下：（1）制定出設(shè)計方案；（2）選定合適的器件，畫出邏輯圖；（3）畫出集成電路芯片布局布線圖；（4）利用仿真軟件，進行調(diào)試；（5）寫出設(shè)計報告并提出改進意見。具體實施方式為：第一次課程結(jié)束后，課程組長組織組員選定題目，討論課程設(shè)計的具體分工和實施計劃，并遞交計劃文檔。中間的三周為具體實施階段，指導(dǎo)老師每次課程中需要檢查各小組的實施進展，了解遇到的問題，并討論解決方案；最后一周學(xué)生需要書寫課程設(shè)計報告，并設(shè)計課程PPT，展示所設(shè)計的成果，向全班學(xué)生講解其系統(tǒng)的特點和優(yōu)勢。

（四）課程考核方法課程的考核成績?yōu)槿齻€部分，其中：課程設(shè)計報告占50%，課程匯報占20%，平時表現(xiàn)占30%。上述三項一項不合格則整體成績不合格，設(shè)計報告雷同者成績不合格。課程設(shè)計報告內(nèi)容包括：（1）問題描述與分析（設(shè)計任務(wù)）；（2）背景知識；（3）設(shè)計思路和內(nèi)容；（4）對關(guān)鍵電路進行分析；（5）測試以及結(jié)果分析；（6）總結(jié)。所選設(shè)計難度不同，完善程度不同等均影響到最終成績判定。設(shè)計內(nèi)容上只提出基本設(shè)計要求，只達到基本要求者，僅能獲得基本分，學(xué)生需要發(fā)揮想象力，擴充電路功能才能評優(yōu)。課程匯報的評價方式為：現(xiàn)場學(xué)生對每組的匯報進行打分，教師根據(jù)學(xué)生的評價計算加權(quán)分值。平時表現(xiàn)通過考勤以及對本次課程設(shè)計的貢獻大小進行考核，用于區(qū)分組內(nèi)成員之間的分值，具體由指導(dǎo)老師進行評價。

三、結(jié)束語

本文分析了當(dāng)前計算機類本科專業(yè)數(shù)字邏輯課程實踐教學(xué)中的不足，并引入了數(shù)字邏輯課程設(shè)計實踐教學(xué)環(huán)節(jié)。講解了實驗環(huán)境的搭建方法，設(shè)計了具體的課程設(shè)計案例，分析了教學(xué)實施方式，并給出了課程的考核方法。通過引入小型數(shù)字系統(tǒng)設(shè)計環(huán)節(jié)，完善了數(shù)字邏輯課程的實踐教學(xué)體系，提高了學(xué)生對數(shù)字邏輯課程的興趣，培養(yǎng)了學(xué)生的團隊合作意識，提升了學(xué)生實踐創(chuàng)新能力以及工程項目思維和素養(yǎng)。

參考文獻

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